تبلیغات
" /> باران الکترونیک - مطالب ابر ISE
سه شنبه 28 مهر 1394  11:21 ب.ظ
نوع مطلب: (FPGA ،Xilinx ،Altera ،VHDL ،) توسط: امیرحسین رستمی

هدف

در این مقاله سعی شده است نحوه یاد گرفتن FPGA قدم به قدم توضیح داده شود. نظراتی که در این مقاله آمده است شخصی بوده و ممکن است شخص دیگری نظری پی رادیان مخالف داشته باشد (که نشان دهده سواد کم­تر او می­ باشد پس نگران نباشد و ادامه به خواندن این مطلب دهید.)

مغز


نظرات()       

تعریف محدودیت تناوب در نرم­افزار

نگارش کامل برای تعریف محدودیت در دوره تناوب (در فایل UCF) به صورت زیر می­باشد:

TIMESPEC "TSidentifier"= PERIOD "TimingGroupName" period_time {HIGH|LOW} [high_or_low_time] INPUT_JITTER value; 

TSidentifier: نام TIMESPEC می­باشد و باید با TS شروع شود. همچنین باید یکتا باشد. بیش از یک TIMESPEC با نام یکسان قابل قبول نمی­باشد.

TimingGroupName: نام گروه زمان­بندی می­باشد که محدودیت PERIOD به آن اعمال می­گردد. معمولا با TNM_NET ساخته می­شود.

period_time: مقدار واقعی تناوب کلاک. می­تواند به صورت یک مقدار مطلق در زمان ps، ns (مقدار پیش فرض) us یا ms یا به صورت فرکانس kHz، MHz یا GHz تعریف شود.

HIGH|LOW: وضعیت اولین لبه را برای محاسبه محدودیت OFFSET مشخص می­کند. توجه شود که مقداری که در این­جا مشخص می­شود می­تواند در محدودیت OFFSET در نظر گرفته نشود.

high_or_low_time: بیانگر عرض اولین پالس می­باشد در نتیجه زمان وظیفه را مشخص می­کند. می­تواند به عنوان یک مقدار مطلق در زمان ، ‏ns‏ (مقدار پیش فرض) ‏us‏ یا ‏ms‏ یا بر حسب درصد  period_time تعریف شود.

INPUT_JITTER: پیک-تا-پیک ناپایداری (jitter) کلاک. می­تواند به عنوان یک مقدار مطلق در زمان برحسب ‏ns‏ (مقدار پیش فرض) ‏us‏ یا ‏ms‏ بیان شود.

برای دیدن مقاله کامل روی ادامه مطلب کلیک کنید.


نظرات()       
شنبه 18 خرداد 1392  11:33 ب.ظ
نوع مطلب: (FPGA ،Xilinx ،) توسط: امیرحسین رستمی


طراحان و برنامه ­نویسان FPGAهای ‏Xilinx از محدودیت­ های زمانی یا Timing Constraints برای کنترل کارایی و عملکرد FPGA استفاده می ­کنند. در این قسمت از Timing Constraints برای کنترل فرکانس کلاک، زمان آماده ­سازی و نگه­داری برای ورودی­های همزمان، و زمان کلاک-به-خروجی برای خروجی­های هم­زمان استفاده شده است.

با استفاده از Timing Constraints به نرم ­افزار ISE می­گوییم که دقیقاً چه عملکردی در پروژه قابل قبول میباشد. بدون گفتن این ­ها به نرم­ افزار، ممکن است نرم­ افزار، سیم ­کشی (route) طرح را طوری انجام دهد که هنگام پیاده سازی روی FPGA به درستی کار نکند.


برای دیدن مقاله کامل روی ادامه مطلب کلیک کنید.


  • آخرین ویرایش:چهارشنبه 25 شهریور 1394
  • برچسب ها:FPGA ،Xilinx ،ISE ،
نظرات()       

 آموزش تصویری نرم افزار Xillinx ISE Design Suite

فهرست مطالب

‏1- آموزش نرم افزارISE Design Suite

‏1-1- ایجاد یک پروژه جدید

‏1-2- ایجاد یک فایل شماتیک جدید

‏1-3- ایجاد یک فایل ‏VHDLجدید

‏1-4- بررسی نگارش برنامه ‏VHDLو ساخت بلوک شماتیک

‏1-5- طراحی مدار درصفحه شماتیک

1-6-  اتصال ورودی و خروجی های طرح به پین­های‏FPGA   ‏‏

‏1-7- شبیه­سازی طرح    ‏‏

‏1-7-1- شبیه­سازی رفتاری        ‏‏

‏1-8- پیاده سازی طرح   ‏‏

‏1-9- ریختن برنامه روی‏FPGA ‏‏

 

دانلود فایل PDF فارسی  آموزش تصویری نرم افزار Xillinx ISE Design Suite

دانلود فایل از سرور دوم

دانلود ویدئوی آموزشی به زبان اینگلسی




نظرات()       
آخرین پست ها