تبلیغات
" /> باران الکترونیک - مطالب آموزش ISE

این قسمت شامل:
-ChipScope چیست؟
-اضافه کردن ChipScope به طرح
-اضافه کردن سیگنال به ChipScope
-باز کردن ChipScope و ریختن برنامه روی FPGA
-نحوه کار با ChipScope
-اشکل زدایی (دیباگ) طرح با استفاده از ChipScope

[http://www.aparat.com/v/HmRzX]


نظرات()   
   
جمعه 29 خرداد 1394  06:27 ب.ظ
نوع مطلب: (FPGA ،Xilinx ،آموزش ISE ،) توسط: امیرحسین رستمی

این قسمت شامل بخش های زیر می باشد:

-تنظیمات پروژه : فعال سازی multithreading
-اضافه کردن IP Core: افزایش فرکانس FPGA با استفاده از PLL
-استفاده IMPACT برای ریختن برنامه روی FPGA
-چشمک زدن LED

[http://www.aparat.com/v/lgN6e]


نظرات()   
   

این قسمت شامل مطالب زیر می باشد:
-تنظیمات پروژه ISE
  • با پین های بدون استفاده چگونه رفتار شود
  • فشرده سازی bit.
  • انواع شبیه سازی: behavioral و POST-ROUTE
-نوشتن برنامه test bench
  • تولید کلاک در برنامه تست بنچ
  • تولید سیگنال های محرک
-شبیه سازی با استفاده از ISIM
  • کار با نرم افزار ISIM
  • اضافه کردن سیگنال

[http://www.aparat.com/v/qLSZ0]


نظرات()   
   

این جلسه شامل مطالب زیر می باشد:
-ساختن پروژه جدید
-اضافه کردن فایل شماتیک به پروژه
-ساختن و نوشتن یک برنامه VHDL
-ساختن بلوک از برنامه VHDL
- استفاده از نرم افزار PlanAhead برای Pin Assignment
-سنتز پروژه و ساختن فایل قابل برنامه زیری داخل FPGA

[http://www.aparat.com/v/2fQgl]


نظرات()   
   

از سری فیلم های آموزشی نرم افزار ISE
قسمت اول :آشنایی با پکیج نرم افزاری Xilinx
این قسمت شامل معرفی و آشنایی با بخش های زیر می باشد
ISE
XPS
SDK
EDK
Chipscope

[http://www.aparat.com/v/QYowA]


نظرات()   
   
چهارشنبه 13 آذر 1392  11:16 ب.ظ
نوع مطلب: (FPGA ،Xilinx ،آموزش ISE ،) توسط: امیرحسین رستمی

مقدمه

برای افزایش فرکانس نیاز به PLL[1] داریم. در شکل زیر نمودار بلوکی PLL نشان داده شده است. PLL از یک شمارنده تقسیم کنند N، مدار آشکار ساز فاز-فرکانس PFD[2]، نوسان­گر کنترل شده با ولتاژ VCO[3] و چند شمارنده ضرب کنند تشکیل شده است.

حلقه قفل شده فاز (PLL) از یک فرکانس مرجع برای تولید مضارب مختلف آن استفاده می­کند. در ابتدا  اسیلاتور کنترل شده با ولتاژ (VCO) روی محدوده فرکانس مورد نظر تنظیم می­شود. سیگنال خروجی از VCO با استفاده از یک تقسیم کننده فرکانس بر همان عامل ضرب تقسیم می­شود. سیگنال تقسیم شده و فرکانس مرجع به یک مقایسه کننده فاز وارد می شوند. خروجی مقایسه کننده فاز ولتاژی است که متناسب با اختلاف فاز می باشد. پس از عبور از یک فیلتر پایین گذر و تبدیل به ولتاژ مناسب، این ولتاژ برای تنظیم فرکانس به VCO وارد می­شود. اگر فاز سیگنال VCO نسبت به فاز  سیگنال مرجع تاخیر داشته باشد، این تنظیم باعث افزایش فرکانس ‏ می­شود ولی اگر فاز سیگنال ‏VCO‏ نسبت به فاز  سیگنال مرجع جلوتر باشد، فرکانس کاهش می یابد. در نهایت VCO در مضرب فرکانس مرجع به پایداری می­رسد.

DCM

در FPGA های Xilinx به واحد ضرب کننده فرکانس، DCM[1] گفته می­شود. ساختار داخلی اسپارتان-3 در شکل زیر نشان داده شده است. همان طور که مشاهده می­شود4 عدد DCM در 4 گوشه تراشه قرار دارد.

برای استفاده از DCM در برنامه ها نیاز به استفاده از Core Generator داریم.

فراخانی DCM

ابتدا از منوی Project، New Source را انتخاب کنید. یک نام دلخواه وارد کنید و Next  بزنید.

در قسمت Search، DCM را وارد کنید و Next را بزنید.

در پنجره بعدی ‏Finish‏ را بزنید. ‏

در پنجره بعد زبان خروجی مورد نظر را انتخاب کنید و Next را بزنید.

در پنجره بعدی تنظیمات DCM نشان داده می­شود.

تنظیمات DCM در Core Generator

توضیح پین­ها به شرح زیر می­باشد:

CLK90 : کلاک خروجی از این پین 90 درجه با کلاک ورودی اختلاف فاز دارد.

CLK180 : کلاک خروجی ‏ از این پین 180 درجه با کلاک ورودی اختلاف فاز دارد.‏

CLK270 : کلاک خروجی ‏ از این پین 270 درجه با کلاک ورودی اختلاف فاز دارد.‏

CLKDV: کلاک خروجی ‏ از این پین کسری از کلاک ورودی است.‏ که مقدار تقسیم در قسمت Divide by value انتخاب می­شود.

CLK2X : فرکانس‏ کلاک خروجی ‏ از این پین دو برابر فرکانس کلاک ورودی است.‏

CLKFX : با انتخاب این پین می­توانید فرکانس دخواه را توسط PLL تولید کنید.

CLKFX180 : این پین با پین قبلی 180 درجه اختلاف فاز دارد.

LOCKED: بیانگر این است که چه زمانی فاز کلاک خروجی با فاز کلاک ورودی برابر می­باشد.

CLKFX‏ ‏ را انتخاب کنید و به صفحه بعد بروید.

در صفحه بعد روی Next کلیک کنید.

در این صفحه باید فرکانس خروجی مورد نظرتان را وارد کنید. سپس روی Calculate کلیک کنید تا ضرایب ضرب و تقسیم برای ساختن این فرکانس محاسبه شود. در نهایت روی Next کلیک کنید.

خلاصه ای از تنظیمات شما نمایش داده می­ شود.



به نرم افزار برگیردید. IP ساخته شده را انتخاب کنید و روی Create  Schematic Symbol کلیک کنید تا بلوک شماتیک برای آن ساخته شود.


با رفتن به صفحه شماتیک (که قبلا ایجاد کرده­اید) می­توانید به راحتی از DCM برای تولید کلاک مورد نظرتان استفاده کنید.

دانلود فایل PDF

سرور دوم

منبع

Using Digital Clock Managers (DCMs(


نظرات()   
   

حافظه FIFO (First In Last Out) در کاربردهایی که با یک جریانی از سیگنال مواجه هستیم مورد استفاده قرار می­گیرد. برای مثال، یک حسگر تصویر یا یک مبدل آنالوگ به دیجیتال که داده­های ورودی به صورت پیوسته وارد سیستم می­شود نیاز به یک حافظه FIFO برای ذخیره داده­ها و سپس پردازش آن­ها می­باشیم.

برای استفاده از FIFO در  باید از IP Core Xilinx، FIFO Generator استفاده می­کنیم. برای ایجاد این IP Core می­توان به دو روش زیر عمل کرد:

الف) به صورت مستقل از پروژه

از منوی start مسیری که در شکل نشان داده شده است را دنبال کنید تا نرم­افزار Core Generator باز شود.

ب) در داخل نرم­افزار ISE

از قسمت Project، New Source را انتخاب کنید. گزینه اول را انتخاب کنید و بعد از وارد کردن اسم فایل روی Next کلیک کنید.

در هر دو حالت به پنجره زیر می­رسید. در قسمت Search IP Catalog کلمه fifo را وارد کنید. FIFO Generator را انتخاب کنید و Next را بزنید.

در این مرحله پنجره FIFO Generator نمایش داده می­شود. روی Next کلیک کنید تا وارد صفحه 2 شوید. روی Next کلیک کنید.

در این صفحه نوع حافظه مورد استفاده برای ساختن FIFO را انتخاب کنید. همچنین می­توانید در این صفحه مشخص کنید که فرکانس نوشتن داده­ها با فرکانس خواندن داده­ها یکسان باشند یا متفاوت باشند.

Read Mode

·         Standard FIFO

یک فیفوی استاندارد بدون وجود هرگونه رجیستر برای خروجی ایجاد می­کند.

·         First-Word Fall-Through FIFO (FWFT)

یک فیفو با خروجی­هایی که به صورت رجیستر هستند ایجاد می­کند. با انتخاب این گزینه می­توان به بدون انجام عملیات خواندن به داده بعدی که در فیفو وجود دارد دسترسی پیدا کرد. همچنین وقتی که داده در فیفو قرار بگیرد بلافاصله در خروجی قرار می­گیرد.

Optional Flags, Handshaking, and Initialization

Optional Flags

·         Almost Full Flag

یک پورت خروجی تولید می­کند که نشان دهنده این است که فقط یک داده دیگر می­تواند داخل فیفو وارد شود.

·         Almost Empty Flag

یک پورت خروجی تولید می­کند که نشان دهنده این است که فقط یک داده دیگر می­تواند از فیفو خوانده شود.

Handshaking Options

·         Write Port Handshaking

o       Write Acknowledge

این سیگنال بیانگر این است که عملیات خواندن با موفقیت انجام شده است. می­تواند active high یا active low باشد.

o       Overflow (Write Error)

این فلگ بیانگر این است که عملیات خواندن قبلی موفقیت آمیز نبوده است.

·         Read Port Handshaking

o       Valid (Read Acknowledge)

این فلگ مشخص می­کند که چه زمانی داده­ای که در باس خروجی قرار می­گیرد، معتبر می­باشد.

o       Underflow (Read Error)

این فلگ مشخص می­کند که عملیات خواندن قبلی موفق آمیز نبوده است.

Initialization and Programmable Flags

·         Reset Pin

با فعال شدن پین ریست، تمام شمارنده­ها، رجیسترهای خروجی و حافظه­ها ریست می­شود.

Programmable Flags

·         Programmable Full Type

می­توانید انتخاب کنید که با رسیدن داده­های داخل فیفو به تعداد مشخص توسط پین prog_full به شما خبر داده شود.

·         Programmable Empty Type

می­توانید انتخاب کنید که با کم شدن داده­های داخل فیفو از یک تعداد مشخص توسط پین prog_empty به شما خبر داده شود.

Data Count

·         Write Data Count (Synchronized with Write Clk)

تعداد داده­های نوشته شده در فیفو را مشخص می­کند.                  

·         Read Data Count (Synchronized with Read Clk)

بیانگر تعداد داده­های خوانده شده از فیفو می­باشد.             

Summary

در این پنجره خلاصه­ای از تنظیمات فیفو نشان داده می­شود.

بلوک فیفو در صفحه شماتیک در شکل زیر نشان داده شده است.

دانلود فایل PDF

منبع

LogiCORE IP FIFO Generator, Product Guide, PG057 December 18, 2012


نظرات()   
   

 آموزش تصویری نرم افزار Xillinx ISE Design Suite

فهرست مطالب

‏1- آموزش نرم افزارISE Design Suite

‏1-1- ایجاد یک پروژه جدید

‏1-2- ایجاد یک فایل شماتیک جدید

‏1-3- ایجاد یک فایل ‏VHDLجدید

‏1-4- بررسی نگارش برنامه ‏VHDLو ساخت بلوک شماتیک

‏1-5- طراحی مدار درصفحه شماتیک

1-6-  اتصال ورودی و خروجی های طرح به پین­های‏FPGA   ‏‏

‏1-7- شبیه­سازی طرح    ‏‏

‏1-7-1- شبیه­سازی رفتاری        ‏‏

‏1-8- پیاده سازی طرح   ‏‏

‏1-9- ریختن برنامه روی‏FPGA ‏‏

 

دانلود فایل PDF فارسی  آموزش تصویری نرم افزار Xillinx ISE Design Suite

دانلود فایل از سرور دوم

دانلود ویدئوی آموزشی به زبان اینگلسی




نظرات()       
آخرین پست ها